high voltage interconnection
英
美
high voltage interconnection的用法和樣例：
例句
- Interconnection delay has become a dominant factor in IC design.
互連線時延是集成電路設計中非常重要的影響因素。
- A circuit analysis method for VHSIC system considering interconnection effects is presented in this paper.
摘要給出了高速集成電路系統在考慮互連線效應時的一種電路分析方法。
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臨近單詞
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