The thesis designs a 12 bit 100MS/s pipeline ADC, mainly the structure of the ADC, the sample/hold circuit, the sub-ADC of each level, the MDAC and the digital correction circuit.

• 本文研究设计了一个精度为12位，采样频率为100MHz的流水线ADC，主要内容包括ADC中总体结构的设计、采样保持电路、各级子ADC、乘法模数转换器（MDAC）、 数字校正电路等主要单元的设计。